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fpga硬件工程师笔试

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来源：漫步者

作者：开心麻花

2025-09-18

fpga硬件工程师笔试（精选12篇）

fpga硬件工程师笔试第1篇

广州飞歌汽车音响有限公司

硬件工程师笔试题

一、填空

1、电容的特性是电感的特性是。

2、电容C对频率为f的信号的容抗，电感L对频率为f的信号的感抗Xl=

3、LC电路的谐振频率为

4、三极管在数字电路中具有的作用。

5、JK触发器的特性方程为

二、分析、计算机

1、画出二极管与门、二极管或门、并做简单说明（二极管导通电压0.7V）。

2、列出三极管可组成的三种基本放大电路，并简要说明这三种情况各自的作用和特点。3如图所示是一个RC充放电回路示意图，假设电容器两端的初始电压为零，开关K与1端接通的瞬间，电源通过电阻R对电容充电；开关K与2端接通的瞬间，电容通过电阻R放电。写出充电、放电过程中，t时刻电容的电容Vt的公式，并画出充电、放电过程电容电压的特性曲线

4、如图所示是用一个PNP的三极管驱动的一个5V继电器的电路，简要说明三极管和二极管的作用；若继电器的内阻为100欧姆，三极管的放大倍数为100倍，试计算出在满足什么样的条件下，继电器能可靠地吸合。

5、如图所示，三极管导通时UBE=0.7V，B=50.试分析VBB为0V、1V、1.5V三种情况下T的工作状态及输出电压U0

fpga硬件工程师笔试第2篇

模拟电路

1、基尔霍夫定理的内容是什么？（仕兰微电子）

2、平板电容公式(C=εS/4πkd)。（未知）

3、最基本的如三极管曲线特性。（未知）

4、描述反馈电路的概念，列举他们的应用。（仕兰微电子）

5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）

6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）

7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知）

8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。（凹凸）

9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。（未知）

10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。（未知）

11、画差放的两个输入管。（凹凸）

12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的运放电路。（仕兰微电子）

13、用运算放大器组成一个10倍的放大器。（未知）

14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的rise/fall时间。(Infineon笔试试题)

15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。当RC<

16、有源滤波器和无源滤波器的原理及区别?（新太硬件）

17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、带通、高通滤波器后的信号表示方式。（未知）

18、选择电阻时要考虑什么？（东信笔试题）

19、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N管，为什么？（仕兰微电子）

20、给出多个mos管组成的电路求5个点的电压。(Infineon笔试试题)

21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。（仕兰微电子）

22、画电流偏置的产生电路，并解释。（凹凸）

23、史密斯特电路,求回差电压。（华为面试题）

24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期....)（华为面试题）

25、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。（仕兰微电子）

26、VCO是什么,什么参数(压控振荡器?)（华为面试题）

27、锁相环有哪几部分组成？（仕兰微电子）

28、锁相环电路组成，振荡器（比如用D触发器如何搭）。（未知）

29、求锁相环的输出频率，给了一个锁相环的结构图。（未知）

30、如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。（未知）

31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线无损耗。给出电源电压波形图，要求绘制终端波形图。（未知）

32、微波电路的匹配电阻。（未知）

33、DAC和ADC的实现各有哪些方法？（仕兰微电子）

34、A/D电路组成、工作原理。（未知）

fpga硬件工程师笔试第3篇

当前,视频的采集和输出作为嵌入式系统的一种输入和输出接口,其地位已经变得越来越重要了。在个人身份辨识领域,如人脸识别,瞳孔识别,或医学应用领域如胃镜等,视频的输入输出甚至已经成为必不可少的子系统。

另一方面,随着集成电路工艺的进步,FPGA无论是在集成规模,还是在运行速度上,都达到了一个新的高度。以Xilinx公司的Veritex4 系列FPGA芯片XC4VFX140为例。该FPGA拥有16128个CLB(Configurable Logic Blocks可配置逻辑块),9936kbit的内置RAM,192个DSP运算单元,20个数字时钟分频单元。时钟频率能够达到100MHz以上[1]。文献[2,3,4,5,6]都提出了一些基于FPGA的显示或是采集的方案。

本文从实际出发,针对嵌入式应用的特点,提出了一个基于FPGA的视频输入输出系统结构,该系统能接收符合ITU-R BT.656标准PAL格式的4∶2∶2的YCbCr视频数据[7],并将接收到的视频图像显示至VGA显示器上。经过实际系统验证,该结构能达到较好的视频图像采集和显示效果。

1 系统结构

图1给出了视频输入输出系统应用示意图。

视频输入输出系统模块组成如图2所示。系统主要分为6个部分:①I2C模块,用于在系统启动后配置FPGA片外视频A/D转换芯片;②时钟分频模块,用于产生系统所需的两个时钟,100MHz的系统时钟,25MHz的VGA显示时钟;③视频输入模块,用于视频采集,并将采集到的视频图像数据存储到RAM中;④RAM,用于存储采集到的视频图像;⑤视频输出模块,用于产生VGA接口控制信号,并输出RAM中的视频图像;⑥系统状态机,用于控制整个系统的工作。

2 系统工作原理

系统上电后,FPGA首先通过I2C总线对视频采集卡进行配置。配置完成后,视频A/D芯片开始工作,并将遵从ITU BT.656标准的PAL格式YCbCr数据以及图像时钟传送给FPGA进行处理;FPGA在接收到PAL格式数据流后,从数据流中解析出有效的灰度视频图像信息,即视频中的Y分量,并将视频图像数据存储到RAM中。而在视频输出部分,视频控制模块读取存放在RAM中的视频图像数据,按照VGA显示时序将视频图像数据和控制信号送到片外D/A芯片,显示到VGA显示器上。系统状态机状态转移图如图3所示。

系统状态机仿真波形如图4所示。

3 视频输入模块结构

如图5所示,视频输入模块主要由三部分组成:①视频解码模块,用于从输入的YCbCr数据中分离出控制信号和有效视频图像数据,并产生视频数据对应的RAM地址;②FIFO,用于缓存视频图像数据和地址;③视频输入状态机,控制视频输入模块的工作。

4 视频输入模块工作原理

4.1 视频解码模块工作原理

当帧存切换完成时,接收到的视频流可能在视频流的任意位置。因此,视频输入模块首先需要等待视频流中下一个偶场视频图像开始的数据序列,即一帧图像有效像素数据开始标志。这样,就能保证采集到的视频图像是完整的一帧。检测到偶场视频数据开始序列后,视频解码单元从后来的视频流中分解需要显示视频图像的出Y分量数据,即从中提取出显示图像区域的灰度数据。为了显示CIF大小的图像,视频解码单元在接收到一行中的第352个数据灰度信息后,不再提取视频流中该行的视频数据。直到检测到下一行视频图像开始序列,视频解码单元才接收新的数据。与此相同,视频解码模块提取完一个视频场中所需提取的视频图像数据后,不再提取该视频场中的视频数据,如接收的为CIF格式的图像,一个视频场所需提取的视频图像数据为352*144个。然后,视频解码模块等待下一个视频场数据的开始序列,接收下一场视频数据。

在取得像素灰度数据的同时,视频解码单元需要根据接收到的像素灰度数据产生与此相对应的像素地址。

其产生规律:address=n%width+(n/width>hight/2) ((n/width-higth/2)*2+1)*width:(n/width)*2*width。

其中,width为显示图像宽度,n为接收到的像素序号,hight为显示图像高度。

4.2 视频输入模块工作原理

如图6所示,系统上电后,在视频输入状态机复位到空闲(IDLE)状态。视频采集有效信号为高电平后,视频输入状态机进入等待视频图像同步信号状态(WAITSYNC)。此时,视频解码模块开始工作,从片外A/D芯片接收数据,从中解析出视频控制信息。

当视频解码模块解析出视频流中的一帧视频图像数据的开始时,视频解码模块通知视频输入状态机,并将之后的视频图像有效数据编码后传送给FIFO。视频输入状态机在接收到视频图像有效数据开始后,进入视频采集状态(FRAMECAP),并始能FIFO的写使能。这样,视频图像数据通过FIFO写入到系统RAM中。当视频解码模块检测到视频流中的帧完成信号时,视频解码模块通知视频输入状态机一帧视频数据已经采集完成,并停止视频数据的输出。视频输入状态机在接收到视频数据已经采集完成信号后,通知系统状态机一帧视频图像已经采集完毕,并恢复到空闲(IDLE)状态,等待下一次视频采集有效信号。

视频输入模块的仿真波形如图7-8所示。

5 RAM模块

RAM模块采用乒乓RAM的方式工作:一块RAM在接收视频采集模块采集的视频图像数据时,另一块RAM用于视频输出。当新的一帧图像采集完成后,两块RAM互换。原来用于视频输出的RAM接收视频采集模块采集的视频图像数据,而原来接收视频采集模块采集的视频图像数据的RAM此时用于视频输出。

6 视频输出模块

如图9所示,系统上电后,视频输出模块就处于工作状态。首先,由VGA视频控制信号产生模块产生视频显示开始信号,通知图像地址产生模块产生读取RAM的读使能信号以及地址。RAM中的视频图像数据读出来后暂存到FIFO中。与此同时,VGA视频控制信号产生模块产生VGA视频的行场控制信号。当需要输出视频图像数据时,VGA视频控制信号产生模块产生读FIFO的使能信号,控制FIFO将其中暂存的数据输出,并和VGA视频的行场控制信号一起送至板载D/A芯片,最终显示到VGA显示器上。

视频输出时序仿真波形如图10所示。

7 实验结果

本文提出的视频输入输出结构在Xilinx XUP Virtex II Pro Development System开发板和Video Encoder视频子卡上实现。在Xilinx自带集成开发环境ISE8.2下综合通过,资源占用情况如表1。经过布局布线,系统可稳定工作在25fps的实时采集速度。能达到25帧/秒的视频显示速度。

摘要：提出一种适合FPGA实现的视频输入输出系统结构。该系统包括视频图像采集、视频图像存储和视频图像显示三个部分。视频采集部分能够接收符合ITU-RBT.656标准的PAL格式YUV视频流数据;视频图像显示部分能够输出标准VGA格式的视频图像。该系统结构在XilinxFPGA上实现并取得了较好的效果。

关键词：FPGA,视频输入,视频输出,PAL,YCbCr,灰度图像,VGA

参考文献

[1]Virtex-4Family Overview[Z].Xilinx,2007.

[2]胡晓飞,殳国华,张士文.基于视频处理芯片和CPLD的实时图像采集系统[J].电子技术,2002,10(10).

[3]肖文才,樊丰.视频实时采集系统的FPGA设计[J].中国有线电视,2006(21):2104-2108.

[4]朱耀东.基于FPGA的LCD&VGA控制器设计[J].电子技术应用,2002.

[5]王曼珠,路而红,王传海.VGA图像控制器的CPLD FPGA设计与实现[J].电子产品世界,2003(9):32-33.

[6]陈姚节,卢建华.基于FPGA的VGA显示接口的研究与设计[J].交通与计算机,2005,23(2):47-49.

fpga硬件工程师笔试第4篇

关键词：防火墙；FPGA；Verilog HDL；CPU

一、引言

防火墙是一种基本的网络防护设备。它是一种设置在内部网和外部网之间的安全网关，通过安全策略和规则来控制外部用户对内部资源的访问，使外部网和内部网之间既保持连通性，又根据规则间接交换信息。防火墙所采用的硬件设备必须满足网络处理性能的需求。在早期网络中，数据速率相对较低，协议也比较简单，因此网络设备通常以通用处理器配合分組处理软件实现。然而，随着数据速率的不断提高和协议的日益复杂，通用处理器处理能力的增长逐渐落后于数据速率的增长，因此，基于通用处理器平台的网络产品开发者遇到了性能上的障碍。

本文针对目前防火墙的设计方式提出了一种基于FPGA的硬件防火墙的实现方案，采用FPGA来实现百兆线速以上的防火墙设计。传统的基于x86等通用CPU的防火墙无法适应当前快速增长的网络速度，无法实现线速过滤与转发。本文采用FPGA结合通用CPU模式，可以快速处理网络数据，能够避免NP的不足。网络数据在建立连接跟踪后，由FPGA实现的快速处理板直接转发，实现了网络数据的线速处理。通用CPU在操作系统支持下，完成网络数据连接跟踪的创建、维护以及对网络规则表（端口黑名单、IP黑名单、端口白名单）的维护等工作。FPGA硬件板和CPU各司其职，实现快速转发的目的。实践证明，这是一种兼容性比较好的网络安全架构。

二、系统整体设计方案

硬件防火墙分为两个数据通道，FPGA硬件板承担网络数据的按规则高速收发与转发，并按指定规则要求通过PCI-E将数据上传至x86CPU；x86主控板承担慢速通道工作。

防火墙软件系统根据TCP、UDP、ICMP协议实现不同的连接跟踪、跟踪表项的匹配、跟踪表的动态维护；x86上防火墙软件系统通过硬件驱动程序和FPGA硬件板进行通讯。

图1中所示为FPGA系统设计过程中网络抓包实验中所形成的硬件架构图。FPGA网络抓包的数据可以通过串口发送至上位机，实验可以清晰判断当前网络收发架构设计是否合理，能否准确地收发100Mbps的网络数据。

在实现了基本的数据收发后，确定防火墙系统整体架构和功能模块，如图2所示。

可以看出在这里主要由网络接口、网络控制、MAC、外网处理模块、PC处理模块、PCI-E与DDR控制模块几大部分构成。

三、系统HDL设计方案

系统使用Verilog HDL语言完成设计。下面介绍一些主要模块设计。

1.外网控制

本模块的主要功能如图3所示：

（1）存储接收到的外网报文；

（2）对接收到的外网报文进行关键字提取和识别；

（3）对提取的结果根据用户配置进行过滤；

（4）读取存储的本帧数据，根据本帧过滤的结果对其进行打包处理。

本模块时序图设计如图4所示。

2.子模块报文缓存功能设计

本模块的功能是：用于缓存接收到的报文，等待本报文的过滤结果，由报文封装模块读取此报文或者丢弃报文。本模块实质上是一个循环的buffer，其位宽是64，深度是1024，可以存储5个最大的1518Bytes报文。缓存模块内部维护读写地址和可写的空间，当可写的空间小于1518Bytes时，不再接收数据。

本模块的结构如图5所示：

处理流程为：

（1）当报文到达时，首先检查可写空间是否大于1518Bytes，如果大于则向RAM中存入次报文，写地址，循环累加，写完后将本次写入的数据量送给可写空间维护，如果小于1518Bytes丢弃本报文，写地址不变；

（2）写空间维护，维护一个Counter，累加写数据量，累减读数据量，用RAM的总空间减去这个Counter就是可写空间；

（3）当收到报文封装模块的读使能时，读地址累加，读取RAM送出读数据。

3.子模关键字提取功能设计

本模块的任务是：在报文中提取过滤规则的关键字，关键字为标准IP协议数据包。

通过Type识别是否为IP报文，如果是，继续提取Protocol、SIP、DIP；通过Protocol识别是否是TCP或者UDP报文，如果是，继续提取SPort与DPort。报文结构如图6所示，但是没有option域。另外需要获得本报文的长度（以Byte为单位）。

处理流程图如图7所示。

四、设计仿真测试

上述设计代码在综合后下载至硬件FPGA硬件板后，配合x86端测试软件进行测试。限于实际条件，采用自循环数据测试数据收发，以及指定IP地址和端口地址的过滤测试，测试模式如图8所示。经实际测试，系统能够完成百兆数据的线速收发和指定规则的过滤。

五、结束语

本文基于FPGA的防火墙设计完成了基本的设计目标，能够正常转发和过滤指定规则的数据，能够准确进行仿真和验证，但仍属于教学演示性设计，后续可以继续进行优化，使系统更加完善。

（通讯作者：刘超）

参考文献：

[1]夏宇闻.从算法设计到硬件逻辑的实现[M].北京：高等教育出版社，2001.

[2]王金明，杨吉斌. 数字系统设计与Verilog HDL[M]. 北京：电子工业出版社，2002.

[3]郑尧.硬件防火墙中多模式匹配算法的设计与实现[D].哈尔滨：哈尔滨工业大学，2009.

[4]唐正军，李建华.入侵检测技术[M].北京：清华大学出版社，2004.

[5]Wes Noonan， Ido Dubrawsky（美）.防火墙基础[M].北京：人民邮电出版社，2007.

[6]胡道元.网络安全[M].北京：清华大学出版社，2004.

[7]石晶林，程胜，孙江明.网络处理器原理、设计与应用[M].北京：清华大学出版社，2003.

[8]肖晨阳.基于FPGA的硬件防火墙设计和实现[D].长沙：湖南师范大学，2009.

作者简介：唐泽坤（1994- ），男，山西长治人，大学本科在读，电子科学与技术专业；刘超（1981- ），男，辽宁凌源人，硕士，讲师，研究方向：嵌入式系统。

硬件工程师笔试经验第5篇

面试官对应聘者的考察主要基于一些最基础的硬件知识和在校期间所做的项目。由于作者带了个自己设计的AVR单片机开发板，所以面试问题主要围绕这个板子展开，如下：

1)假设LED的导通电流为5mA，计算限流电阻的大小。(此题主要考察LED的正向导通压降、欧姆定律。LED导通电压降一般为1.5V到2.5V，因颜色不同而不同)

2)JTAG的各信号线是什么意义?(JTAG为联合测试行动小组的英文简称，主要信号线为：TDI――测试数据输入，TDO――测试数据输出，TCK――测试时钟，TMS――测试模式选择，TRST――测试复位)

3)IIC总线协议。为什么总线需要上拉电阻?(SDA――串行数据线，SCL――串行时钟线。为了避免总线信号的混乱，要求各设备连接到总线输出端时，为OD或者OC输出。上拉电阻作用为保持总线有正常的高电平输出)

4)AD电路中，为什么采用磁珠滤波，而不是用电感?

5)按键的中断是电平触发还是边沿触发?两者有什么区别?(电平出发，如果中断处理时间短于电平的时间，则会发生多次触发中断)

6)按键消抖。(软件延时消抖，硬件双稳态RS触发器消抖，最经济的硬件消抖方式――RC电路滤波)

7)驱动蜂鸣器的三极管工作在哪个区?如果拿来作为反相器呢?(放大区，做反相器时工作在饱和区和截止区)

8)PCB的两条平行走线过长，会有什么后果?

9)四层PCB的层信号分布怎样的?为什么这样就EMC性能好?(信号层、地层、电源层、信号层)

硬件工程师笔试经验第6篇

1)30个人围成圈，进行1、2、3报数。凡是3的倍数的人，则表演节目，此后不再参与报数。问，当只剩下一个人没有表演节目时，共进行了多少人次报数?

2)x、y、z分别为1-10的数，且有两个数相同。x-y=1,z+y=9。求：y=?

3)A、B、C、D、E五家电视台，上周收视率A排第一，本周收视率A退到第三，B、C、D的排名比上周前进一名。问E在上周排名第几?

4)某年8月有22个工作日，则8月1日可能是周几?

5)画出二极管的I-V曲线，并说明温度对其的影响?

6)运放电路计算题，运放开环放大倍数为3，求电路的电压放大倍数。

7)给上升沿触发D触发器，输入时钟为49KHZ，输入信号D为100KHZ，画出输出信号Q的波形?

8)输入一定频率脉冲，输出电路为低通滤波电路，且给了时间常数RC和输入脉冲周期的大小比较，画出输出波形?

名企硬件工程师笔试题目第7篇

一、中兴硬件笔试题

中兴硬件类笔试题比较变态，因为硬件开发、硬件测试、射频等工程师的笔试题都是一样的，所以范围覆盖非常广，包括：电路分析、模电、数电、单片机、C语言、汇编语言、FPGA、DSP、高频电路、通信原理、PCB设计等等，

1)三极管的三个工作区域及条件(放大区、截止区、饱和区)

2)PCB的3W原则和20H原则(3W是相邻走线的中心间距大于3倍标准线宽，H指的是电源层与底层之间的介质的厚度，把电源层的边缘向内所20H以上)

3)PCB相邻层走线的方向(尽量相互垂直)

4)第三代移动通信技术3G的制式有哪几种?(移动TD-SDCMA、联通WCMDA、电信CDMA)

5)SDRAM和FLASH的区别?程序加载在哪里运行?为什么?(SDRAM静态同步RAM，FLASH闪存。程序加载在SDRAM里，因为其读写速度快于FLASH)

6)摩尔状态机和米勒状态的区别?(Moore：输出只与状态有关，与输入无关;Melay：输出与状态和输入都有关)

7)“线与”问题。(“线与”就是将逻辑门的输出直接并联以实现逻辑与的功能。前提条件：逻辑门必须为OC/OD门)

8)锁相环的结构组成?

9)同步电路和异步电路的时钟问题?

10)射频电路中，射频功率dbw的计算。(0dbw+0dbw = ?)

11)短路传输线的特征阻抗计算公式?

12)射频测量的注意事项?影响天线发射效率的主要因素是啥?

13)If语句和switch语句的应用与区别

14)PCM编码的采样频率是多少?

15)基于理想运算放大器的反相比例放大电路的计算。

16)CMOS集成电路和TTL集成电路相关

17)51单片机的MOVX指令寻址空间?51单片机复位后，各寄存器SP、PSW等的值

18)元器件的热性能参数

19)异步通信方式?握手、异步FIFO、双口RAM

20)高频电路中，史密斯圆图的原点代表的阻抗是多少?加电容和电感，史密斯圆图点旋转方向?

21)TTL电平和CMOS电平的接口问题

22)直流发电机知识

23)空调的组成知识

24)CMOS集成电路输入脚悬空问题

25)音频功放电路的输出端的滤波电容的大小估算?(低通滤波电容)

26)提高电路的工作频率方法?(流水线技术?综合时时序约束条件?最先到达的信号接近信号接收寄存器?)

二、浙江宇视科技硬件类笔试题

浙江宇视科技，主要致力于视频监控产品和解决方案的研发。硬件类笔试题大概有：

1)磁珠和电感的区别?应用场合?

2)低通、高通、带通、带阻滤波电路的识别

3)基于运放的信号运算电路

4)理想运算放放大器的条件?

5)温度对三极管和MOS管的阈值电压的影响?

6)建立时间setup-time和保持时间hold-time的概念、时序图

7)二进制、八进制、十六进制的相互转换问题

8)各类存储器的概念(ROM、RAM、SRAM、SDRAM、DRAM、DDR SDRAM)

三、深圳合信自动化

公司主要产品为PLC可编程逻辑控制、HMI人机交互、伺服、现场总线等自动化产品和解决方案，

硬件类笔试内容有行测题+硬件知识题。

1)30个人围成圈，进行1、2、3报数。凡是3的倍数的人，则表演节目，此后不再参与报数。问，当只剩下一个人没有表演节目时，共进行了多少人次报数?

2)x、y、z分别为1-10的数，且有两个数相同。x-y=1,z+y=9。求：y=?

3)A、B、C、D、E五家电视台，上周收视率A排第一，本周收视率A退到第三，B、C、D的排名比上周前进一名。问E在上周排名第几?

4)某年8月有22个工作日，则8月1日可能是周几?

5)画出二极管的I-V曲线，并说明温度对其的影响?

6)运放电路计算题，运放开环放大倍数为3，求电路的电压放大倍数。

7)给上升沿触发D触发器，输入时钟为49KHZ，输入信号D为100KHZ，画出输出信号Q的波形?

8)输入一定频率脉冲，输出电路为低通滤波电路，且给了时间常数RC和输入脉冲周期的大小比较，画出输出波形?

9)数电知识，给出F(A,B,C)=AC+BC,用4选1多路选择器MUX搭建电路实现F。

四、京信通信

参加京信通信硬件笔试的人很多，试卷第一次不够发。通信类公司，笔试题设计较多通信知识。

1)关于AD的.分辨率选择排除题

2)网络传输的结构形状?????、树形、直链???已记忆不清

3)三极管共射放大电路的Q点计算

4)关于USART全双工串行通信的特点

5)含有多个三极管、镜像电流源电路中，某三极管的集电极输出电流的大小计算?

6)二进制、十六进制的转换?

7)第三代移动通信技术3G的三大运营商和运营制式分别是什么?

8)光电耦合器电路，输入高电平或者悬空，输出电平的高低?

9)三极管工作在放大区的条件?(发射结正偏，集电结反偏)

五、康佳集团

康佳是中国第一家中外合资企业，1980年深圳特区成立时，康佳就成立了。电路设计师职位的笔试题如下：

1)传输数字信号的接口是哪个?(选项有：VGA、HDMI等，答案为HDMI)

2)载波频率为2.4HGZ的通信方式是?(WIFI和蓝牙，适用于近距离传输信号。GSM等不是)

3)LDO(低压差线性稳压电源)和DC-DC(直流-直流开关电源)的特性比较?

4)积分器的判定?

5)共射级放大电路的Q点计算、三极管的静态功耗、静态电压放大倍数计算

6)电视机显示的三基色?(RGB)

7)三极管工作在放大区的条件?

8)二极管的正向导电特性是?

9)三极管是什么控制器件?场效应管FET是什么控制器件?

10)一个PMOS管和三极管开关管组成的开关电路，问输入分别为0V和3.3V时，输出VCC=?

11)功率放大问题。功放IC驱动两个喇叭，功放输入电压+12V，效率为90%。喇叭阻抗为8Ω，电压为已知。求喇叭的功率、以及功放IC的输入电流?

硬件工程师找工作笔试题目第8篇

1．用mos 管搭出一个二输入与非门。

2．集成电路前段设计流程，写出相关的工具。

3．解释名词IRQ，BIOS，USB，VHDL，SDR。

4．简述如下Unix 命令cp-r, rm,uname。

5．用波形表示D 触发器的功能。

6．写异步D 触发器的verilog module。

7．What is PC Chipset？

8．用传输门和倒向器搭一个边沿触发器。

9．画状态机，接受1，2，5 分钱的卖报机，每份报纸5 分钱。DSP 题目

1．H（n）=−a*h（n−1）+b*δ（n）

（1）求h（n）的z 变换

（2）该系统是否为稳定系统

（3）写出FIR 数字滤波器的差分方程

2．写出下面模拟信号所需的最小采样带宽

（1）模拟信号的频率范围是0~4kHz

（2）模拟信号的频率范围是2~4kHz

3．名词解释

（1）量化误差

（2）直方图

（3）白平衡

（4）MMX

4．写出下面几种格式中用到的压缩技术

（1）JPEG

（2）MPEG2

（3）MP3

1．下面是一些基本的数字电路知识问题，请简要回答：

（1）什么是Setup 和Holdup 时间？

（2）什么是竞争与冒险现象？怎样判断？如何消除？

（3）请画出用D 触发器实现2 倍分频的逻辑电路。

（4）什么是“线与”逻辑？要实现它，在硬件特性上有什么具体要求？

（5）什么是同步逻辑和异步逻辑？

（6）请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器／缓冲器）。

（7）你知道哪些常用的逻辑电平？TTL 与COMS 电平可以直接互连吗？

2．可编程逻辑器件在现代电子设计中越来越重要，请问：

（1）你所知道的可编程逻辑器件有哪些？

（2）试用VHDL 或Verilog，ABLE 描述8 位D 触发器逻辑

3．设想你将设计完成一个电子电路方案。请简述用EDA 软件（如PROTEL）进行设计（包括原理图和PCB 图）到调试出样机的整个过程。在各个环节应注意

哪些问题？

1．用逻辑门和cmos 电路实现ab+cd

2．用一个二选一mux 和一个inv 实现异或。

3．给了reg 的setup 和hold 时间，求中间组合逻辑的delay 范围。

4．如何解决亚稳态。

5．用Verilog/VHDL 写一个fifo 控制器。

6．用Verilog/VDDL 检测stream 中的特定字符串

1．DSP 和通用处理器在结构上有什么不同？请简要画出你熟悉的一种DSP 结构图。

2．说说定点DSP 和浮点DSP 的定义（或者说出他们的区别）。

3．说说你对循环寻址和位反序寻址的理解。

4．请写出【−8，7】的二进制补码和二进制偏置码。用Q15 表示出0.5 和−0.5。

1．压控振荡器的英文缩写。

3．选择电阻时要考虑什么？

4．单片机上电后没有运转，首先要检查什么？

5．计算机的基本组成部分及其各自的作用。

6．怎样用D 触发器、与或非门组成二分频电路？

1．说出RC 振荡器的构成和工作原理。

2．什么是SDH?

3．什么是共模、差模?画出差分电路的结构。

4．a=5;b=6;a+=b++;执行结果是什么？

5．什么是TDM？什么是CDMA？

6．什么是采样定理？

7．什么是香农定理？

8．计算机的中断有哪几类？

微电子

1．名词解释：VLSI，CMOS，EDA，VHDL，Verilog，HDL，ROM，RAM，DRC，LVS。

2．简述CMOS 工艺流程。

3．画出CMOS 与非门的电路，并画出波形图简述其功能。

4．画出N 沟道增强型MOSFET 的剖面图。

5．简述ESD 和latch-up 的含义。

6．简述三极管与MOS 管的区别。

7．简述MOORE 模型和MEALY 模型。

硬件类笔试题目第9篇

2.集成电路前段设计流程，写出相关的工具。

3.解释名词IRQ，BIOS，USB，VHDL，SDR。

4.简述如下Unix命令cp -r, rm,uname，

5.用波形表示D触发器的功能。

6.写异步D触发器的verilog module。

7.What is PC Chipset?

8.用传输门和倒向器搭一个边沿触发器。

硬件巨头Intel笔试面试题目第10篇

1.每天中午从法国塞纳河畔的勒阿佛有一艘轮船驶往美国纽约，在同一时刻纽约也有一艘轮船驶往勒阿佛。已知横渡一次的时间是7天7夜，轮船匀速航行，在同一航线，轮船近距离可见。

请问今天中午从勒阿佛开出的船会遇到几艘从纽约来的船?

2.巴拿赫病故于1945年8月31日。他的出生年份恰好是他在世时某年年龄的平方，问：他是哪年出生的?

答案：

设他在世时某年年龄为x，则x的平方<1945，且x为自然数。其出生年份x的平方-x=x(x-1)，他在世年龄1945-x(x-1)。1945的平方根=44.1，则x应为44或略小于此的数。而x=44时，x(x-1)=4443=1892，算得其在世年龄为1945-1892=53;又x=43时，x(x-1)=4342=1806，得其在世年龄为1945-1806=139;若x再取小，其在世年龄越大，显然不妥。故x=44，即他出生于1892年，终年53岁。

笔试题目

1.设计一个重采样系统，说明如何anti-alias。

2.y1(n)=x(2n)，y2(n)=x(n/2)，问：

如果y1为周期函数，那么x是否为周期函数?

如果x为周期函数，那么y1是否为周期函数?

如果y2为周期函数，那么x是否为周期函数?

如果x为周期函数，那么y2是否为周期函数?

3.如果模拟信号的带宽为5kHz，要用8k的采样率，怎么办。

4.某个程序在一个嵌入式系统(200M的CPU，50M的SDRAM)中已经最优化了，换到另一个系统(300M的CPU，50M的SDRAM)中运行，还需要优化吗?

5.x^4+a*x^3+x^2+c*x+d最少需要做几次乘法。

6.三个float:a,b,c

问值：

(a+b)+c==(b+a)+c

(a+b)+c==(a+c)+b

7.把一个链表反向填空。

8.下面哪种排序法对12354最快?

A. quick sort

B. buble sort

C. merge sort

9.哪种结构平均来讲获取一个值最快?

A. binary tree

B. hash table

C. stack

10.

#include

“stdafx.h”

#include

struct bit

{ int a:3;

int b:2;

int c:3;

};

int main(int argc, char* argv[])

{

bit s;

char *c = (char*)&s;

*c = 0x99;

cout <<

s.a <

return 0;

}

Output:?

11.

挑bug，在linux下运行：

#include

char

*reverse(char* str)

{

int len=0, i=0;

char *pstr=str, *ptemp,*pd;

while(*++pstr)

len++;

pstr--;

//ptemp=(char*)malloc(len+1);

ptemp=(char*)malloc(len+1);

pd=ptemp;

while(len--){

*ptemp=*pstr;

ptemp++;

pstr--;

i++;

}

*ptemp=*pstr;

ptemp++;

*ptemp=0’;

return pd;

}

main

{

char string[40]= “Hello World!”;

char *pstr=string;

printf(“%s”, pstr);

printf(“%s”, reverse(pstr));

}

实验室笔试题

1.写出下列信号的奈亏斯特频率

(1)f(t)=1+cos(pait)+sin(4000pait)

(2)f(t)=sin(4000pait)/pait

(3)f(t)=(sin(4000pait)的平方)/pait

2.有两个线程

void producer()

{

while(1)

{

GeneratePacket();

PutPacketIntoBuffer();

Signal(customer);

}

void customer()

{

while(1)

{

WaitForSignal();

if(PacketInBuffer>10)

{

ReadAllPackets();

ProcessPackets();

}

(1)有没有其他方法可以提高程序的性能

(2)可不可以不使用信号之类的机制来实现上述的功能

3.优化下面的程序

(0)sum=0

(1)I=1

(2)T1=4*I

(3)T2=address(A)-4

(4)T3=T2[T1]

(5)T4=address(B)-4

(6)T5=4*I

(7)T6=T4[T5]

(8)T7=T3*T5

(9)sum=sum+T6

(10)I=I+1

(11)IF I<20 GOTO (2)

常见的硬件笔试面试题目参考第11篇

如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现metastability的情况。

如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

1 建立时间和保持时间示意图

2什么是竞争与冒险现象？怎样判断？如何消除？

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。

产生毛刺叫冒险。

如果布尔式中有相反的信号则可能产生竞争和冒险现象。

解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。

3 用D触发器实现2倍分频的逻辑电路？

Verilog描述：

module divide2( clk , clk_o, reset);

input clk , reset;

output clk_o;

wire in;

reg out ;

always @ ( posedge clk or posedge reset)

if ( reset)

out <= 0;

else

out <= in;

assign in = ~out;

assign clk_o = out;

endmodule

4 什么是“线与”逻辑，要实现它，在硬件特性上有什么具体要求？

线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门，自我介绍《常见的硬件笔试面试题目1》。

同时在输出端口应加一个上拉电阻。

5 什么是同步逻辑和异步逻辑？

同步逻辑是时钟之间有固定的因果关系。

异步逻辑是各时钟之间没有固定的因果关系。

6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接口、所存器/缓冲器）。

7 你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？

12，5，3.3

TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。

8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有哪些？

PAL，PLD，CPLD，FPGA。

9 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。

module dff8(clk , reset, d, q);

input clk;

input reset;

input [7:0] d;

output [7:0] q;

reg [7:0] q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;

else

q <= d;

endmodule

10 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包

括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？

电源的稳定上，电容的选取上，以及布局的大小。

11 用逻辑门和cmos电路实现ab+cd

12 用一个二选一mux和一个inv实现异或

13 给了reg的setup,hold时间，求中间组合逻辑的delay范围。

Delay < period - setup - hold

14 如何解决亚稳态

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

15 用verilog/vhdl写一个fifo控制器

fpga硬件工程师笔试第12篇

课程名称：FPGA与硬件描述语言

英文名称： FPGA and hardware description language 课程类别：实践教学课课程编号：学

分： 4

学

时：68 课程简介：

FPGA与硬件描述语言该课程主要讲授数字逻辑电路的基本知识、基本理论和基本分析、设计方法，并利用现代EDA技术的verilog和Multisim进行数字逻辑电路分析与设计，它起到由专业基础课向专业课过渡的承上启下的作用。本课程的教学任务是通过本课程的理论学习，使学生掌握有关数字逻辑的基本理论，熟悉数字逻辑电路基本器件的电路结构、功能和使用方法，掌握数字逻辑电路的分析方法和设计方法。通过课堂教学演示环节及课程设计，使学生掌握利用Verilog和EDA工具进行数字逻辑电路设计的方法.课程内容：

1.概论：EDA设计方法以及FPGA/CPLD特点 2.层次建模的概念 3.基本概念 4.模块和端口 5.门级建模 6.数据流建模 7.行为级建模 8.任务与函数 9.实用建模技术 10.时序和延迟 11.开关级建模 12.用户自定义原语先修课程：《C语言程序设计》、《数字逻辑电路》适用专业：电子信息技术

教材（暂定）：《Verilog HDL 数字设计与综合》作者：(美)Sanir Palnitkar，译者: 夏宇闻胡燕祥刁岚松

电子工业出版社

参考教材：

1、《Verilog HDL数字设计与综合(第二版)》，电子工业出版社

夏宇闻

2、《电子工程师创新设计必备宝典系列之FPGA开发全攻略》，张国斌

3、《Verilong数字系统设计教程》，北航出版社

夏宇闻

开课学院：信息技术学院

具体课程内容与安排

第一章概述

第一节课程介绍

第二节学习重点及学习方法

第三节 EDA技术及发展与实现目标第四节硬件描述语言及IEEE标准第五节 EDA设计流程及优点第六节常用EDA工具

第七节电子设计自动化系统软件与器件

第八节数字系统设计方法

第九节九节 FPGA/CPLD的特点及发展

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求主要内容：【重点掌握】：FPGA/CPLD的优缺点，采用硬件描述语言(Verilog HDL)的设计流程。【掌握】：EDA设计流程方法及数字系统设计方法的比较和优点，自顶向下的设计方法；【了解】：EDA工具的发展以及特点，【一般了解】：EDA技术及发展

第二章层次建模的概念

第一节自底向上和自顶向下设计方法第二节模块的基本概念第三节四种不同的描述方式第四节逻辑仿真的构成

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求主要内容：【重点掌握】：数字电路自顶向下设计方法以及模块相关内容的学习；【难点】：自顶向下以及自底向上的设计思路；

第三章 verilog基本概念

第一节模块的结构第二节数据类型及其常量和变量第三节运算符及表达式

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求

主要内容：verilog基本语法和结构【重点掌握】：基本语法和概念以及词法约定【掌握】：各种数据类型【了解】：系统任务和编译指令【一般了解】：【难点】：各类寄存器数据类型

第四章模块和端口

第四节

模块第五节

端口列表第六节

端口声明

第四节端口连接规则第七节

端口与外部信号的连接第八节

层次命名

（一）采用多媒体，讲解与实验相结合

（二）内容及基本要求

主要内容：verilog的模块定义、组成部分以及端口列表以及声明和端口连接。

【了解】：verilog标示符的层次引用【重点掌握】：模块各部分的定义和应用【难点】：端口连接的命名规则

第五章门级建模

第一节

门的类型第二节门延迟

（一）采用多媒体，讲解与实验相结合

（二）内容及基本要求

主要内容：verilog如何用门级对实际电路做硬件电路建模【重点掌握】：门的类型与延迟，门级建模的具体设计电路【掌握】：上升、下降和关断延迟以及最小/典型/最大延迟【难点】：门级建模的具体电路实现

第六章数据流建模

第一节连续赋值语句assign 第二节延迟

第三节表达式、操作符和操作数第四节操作符类型

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求

主要内容：连续赋值语句以及使用数据流结构对实际电路的数字电路建模。【重点掌握】：连续赋值的定义及应用；操作符的类型【掌握】：延迟的概念和应用【难点】：用数据流语句设计电路，掌握门级建模与数据流建模的区别

第七章行为级建模

第一节结构化过程语句第二节过程赋值语句第三节条件语句第四节多路分支语句

第五节循环语句

第六节顺序块和并行块第七节生成块

（一）采用多媒体，讲解与实验相结合

（二）内容及基本要求

主要内容：行为级建模的语法以及结构【重点掌握】：在实际电路中进行行为级建模以及时序控制机制【掌握】：行为级建模的语法和语句，always、initial，阻塞和非阻塞以及 4 过程性赋值语句。

【难点】：行为级建模的具体实现

第八章结构语句、系统任务、函数语句和显示系统任务

第一节结构说明语句第二节任务和函数语句第三节其他任务和函数语句

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求

主要内容：任务与函数的定义区别以及应用【重点掌握】：任务和函数语句的使用【掌握】：模块、任务、函数和命名块定义和联系，任务与函数所需要的条件。

【难点】：任务和函数语句的使用

第九章实用建模技术

第一节过程连续赋值第二节改写（覆盖）参数

第三节条件编译和执行第四节时间尺度

第五节常用的系统任务

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求主要内容：【重点掌握】：assign deassign force 和release的定义和使用【掌握】：在模块调用时用defparam语句重新定义参数值【了解】：认识和理解系统任务，如文件输出、显示层次、选通显示、随机数生成、存储器初始化和值变转储等系统任务【一般了解】：【难点】：条件编译和verilog描述部件的执行。

第十章时序和延迟

第一节延迟模型第二节路径延迟建模第三节时序检查

第四节延迟反标注

（一）采用多媒体，讲解与演示相结合

（二）内容及基本要求主要内容：【重点掌握】：如何在仿真过程中用specify块设置路径延迟【掌握】：延迟模型的类型和定义【了解】：时序检查定义系统任务【一般了解】：延迟反标注【难点】：路径延迟建模的连接

第十一章开关级建模

第一节：开关级建模元件

主要内容：开关级建模的基本知识【一般了解】：仅作大概了解【难点】：

第十二章用户自定义原语

第一节：UDP的基本知识第二节：表示组合逻辑的UDP 第三节：表示时序逻辑的UDP 第四节：UDP表中的缩写符号第五节：UDP设计指南主要内容：

【重点掌握】编写时序和组合逻辑UDP：【难点】：UDP设计的原则以及与门级建模的区别

第十三章编程语言接口第一节：PLI的使用