DDS频率合成（精选6篇）
DDS频率合成 第1篇
1 DDS+PLL的频率合成方式
1.1 DDS内插于PLL
这种方式是把DDS看作分频器插入PLL。正是因为DDS的频率的分辨率是非常高的, 因而可以实现宽频带、小步进频率的合成。但是因为DDS还可实现小数分频, 所以会有部分频段出现杂散现象。
1.2 DDS倍频于PLL
此种方式是将DDS作为PLL倍频的参考信号, PLL就成了N倍频环。此方式的优点是:电路设计简单, 可以得到较高的频率输出。因而适合应用在相对杂散、指标要求不是很高的分机以及系统中。缺点是:因为PLL用于直接倍频, 所以在环路噪声带宽内的输出信号, 相位噪声以及杂散指标, 都将恶化20 d B。
1.3 DDS和PLL直接混频
此方式是将PLL信号作为本振信号, 将DDS信号做上变频、混频后, 再通过一级带通滤波器将信号输出。因DDS信号是没有经过倍频的, 对最终信号的相噪也就几乎没有影响。同时, 如果PLL信号的相噪表现比较好, 那么最终输出信号的相噪指标就会比较好。然而, 此方式中的杂散指标主要是依靠最后的那级带通滤波器作为保障, 这就增加了带通滤波器的设计难度。此方式的优势是:工作频率范围窄, 换频时间较快, 相位噪声指标很高。
1.4 DDS激励于PLL
综合上面三种频率合成方式的理论分析以及在工作中的经验, 对以上三种方案进行改进, 采用DDS激励PLL的混频环方案。这种混频合成框图, 它是由DDS、混频锁相环、时钟锁相环三部分组合而成。框图中的时钟锁相环不但可以作为DDS的输入参考时钟, 而且可以作为混频锁相环的混频器输入信号。具体情况如图1所示。
2 DDS+PLL频率合成器设计
2.1 杂散指标分析
2.1.1 DDS杂散
DDS杂散的一部分是由幅度、相位截断误差引起的DAC非线性引起, 一部分是由DAC非线性引起。从杂散指标来分析, PLL的环路带宽越窄越好。因为如果环路带宽窄, 杂散就不易落于环路带宽之内, 输出频谱就干净。
2.1.2 组合杂散
频率合成中有很多杂散, 比如在电路设计中所使用的线性及非线性器件, 有源及无源器件均会产生杂散。其中, DDS和时钟信号之间的组合是杂散的主要来源。为了满足90d B的杂散指标要求, 最终以时钟在700 MHz与800 MHz两点之间切换。DDS频率同时做改动, 当信号输出频率为571.429 MHz时, 则设置时钟信号为700 MHz。另外, 当时钟信号为700 MHz时, 在环路带宽内杂散点还有571.053 MHz。也就是说, 这个频点DDS谐波同时钟谐波的组合次数为45.通过推算, 该点杂散指标能满足要求。
2.2 相位噪声的指标分析
混频倍频分频是指频率的加减乘除。混频倍频分频均能改变最初信号的相位噪声。就相位噪声的指标而言, 混频即为和运算, 而倍频则将恶化20l d B, 分频则会优化20 d B。下面对影响输出相位噪声的三方面进行讨论。
2.2.1 DDS输出相噪
DDS可以看作一个分频器件, 在理论上, 它的输出信号相位噪声会优化20 d B, 但实际上, 因为DDS期间内部的各种原因, 使DDS输出的相位噪声与理论计算输出不太一致。该方案中, DDS片子选用AD公司的AD9910, 其参考输入信号最高可以到1GHz, 输出信号可以到400 MHz。根据相关资料计算得出, 输出信号在232MHz@±10 k Hz处, 相位噪声则为:-127+20lg3.5+2≈-135 (d Bc/Hz) 。
2.2.2 时钟环输出相噪
该方案中参考源选用100 MHz的超高频率精度超低相噪晶振, 所以, 在计算中可以忽略参考源相位噪声的恶化。这里将时钟选取为800 MHz, 该处的相位噪声为:-147+20lg8+2≈-127 (d Bc/Hz) 。我们将此时钟环路的带宽选取得宽一些, 这时@±100 k Hz处和@±10 k Hz处的相位噪声基本一样。
2.2.3 混频环相噪
若混频环的鉴相倍频次数为:N=1, 则在227~232 MHz频率下鉴相。混频环输出在±10 k Hz处, 其相位噪声则为:-140+20lg N=-140+0=-140 (d Bc/Hz) 。总结以上, 该方案输出568~573MHz信号的相位噪声@±10 k Hz和@±100 k Hz时理论值可达到-127 (d Bc/Hz) 。
3 最终测试结果
用Agilent公司N9030频谱分析仪测试该合成器全频段范围内的相位噪声分别为:-125d Bc/Hz@10 k Hz;-123d Bc/Hz@100 k Hz。杂散指标在全频段范围内都能够满足90 d B的要求。相位噪声测试情况如图2所示。
4 总结
通过理论分析和试验结果得出, 这种低相噪低杂散的频率合成器通过DDS激励PLL方式来实现, 满足了实际工作中工程上的需求。在研发中对相位噪声分析, 对有杂散的频点避开, 对将来频率合成器的理论分析和研制具备了很大的参考价值。
摘要：DDS+PLL是目前频率合成技术的常用组合方式之一。首先就DDS+PLL的几种常用合成方式的特点进行了简单介绍, 然后重点利用DDS激励PLL的方式, 实现了一种低杂散低相噪的频率合成器的设计。在自己的工作中证明了该方案的可实现性。
关键词：DDS,PLL,低杂散,低相位噪声,频率合成器
参考文献
[1]白居宪.低噪声频率合成[M].西安:西安交通大学出版社, 1995:236-240.
DDS频率合成 第2篇
频率合成技术是近代电子系统和装备的重要组成部分, 在无线电技术和电子系统的各个领域均得到了广泛的应用。频率合成即把若干个稳定的标准频率经过“加、减、乘、除”四则运算, 产生一系列新的具有同样稳定度和准确度的频率的过程。目前的频率合成的基本方法包括:直接频率合成 (DS) 、间接频率合成 (IS) 以及直接数字频率合成技术 (DDS) 。直接数字频率合成是将数字处理的技术与方法引入信号合成领域的一项新技术, 它从相位的概念出发进行频率合成, 通过DSP或FPGA对DDS输出波形的频率、幅度、相位实行精确的控制。本文采用DDS与PLL相结合的方式, 并在FPGA的控制下, 产生高频率、高分辨率以及短频率转换时间的信号波形。
1 方案拟定
1.1 DDS基本原理
典型的DDS由四部分构成, 分别为:N位相位累加器、波形存储器、数/模转换器和低通滤波器。其原理为:由一个高稳定的晶体振荡器提供参考时钟频率, 用于DDS中各部分同步工作。将频率控制字K送入相位累加器的输入端, 相位累加器在参考时钟的作用下, 按照频率控制字K对频率进行线性相位取样;对波形存储器寻址, 使相位码转换为相应的波形幅度码;再经过数模转换器得到模拟的阶梯波;最后经低通滤波器得到所需频率的波形。
设fc为参考时钟频率, 频率控制字为K, N是相位累加器的字长, 则
DDS输出信号的频率为:
undefined. (1)
最小频率分辨率为:
undefined. (2)
最小相位分辨率为:
undefined. (3)
1.2 DDS+PLL技术的优势
DDS具有极高的频率分辨率、近似实时的频率转换时间、任意波形的输出和便于程控等特点, 但其合成频率较低, 则限制了它的应用范围。而PLL具有的频带宽、工作频率高、频谱纯等优点正好可以弥补DDS的不足之处。两者的结合, 不仅简化了电路、减少了硬件的使用量, 同时还降低了功耗。
DDS的输出信号作为PLL的参考频率源, 使得输出具有较高的频率分辨率, 同时PLL作为一个可编程的倍频器, 可将DDS产生的频率倍频到所需要的频率范围。当锁相环锁定的时候, 频率合成器的输出频率为:
undefined. (4)
频率分辨率为:
undefined. (5)
其中, fc为DDS的时钟频率, K为DDS的频率控制字, N为DDS的相位累加器字长。
通过 (5) 式可知, 基于DDS与PLL技术的频率合成器中, DDS可以输出一个低频信号, 通过PLL的倍频合成后达到高频信号的输出范围, 与此同时系统输出的信号也能有较高的频率分辨率。
2 频率合成器实现
2.1 方案设计
本设计采用DDS激励PLL的方式实现频率从低频倍频至高频。其中, DDS芯片选取AD公司生产的AD9852, PLL芯片选取AD公司生产的ADF4360-7芯片。外部通过FPGA对DDS实现控制工作, 其无限次反复编程的功能保证了DDS波形产生的持续时间大于锁相环的捕捉时间, 从而产生所需的输出频率。
AD9852的DDS系统有双48 bit可编程频率寄存器, 在数据进入正弦查表之前截断, 只对高17位进行正弦查表, 最后再由内部集成的12 bit DAC产生模拟信号输出。它的内核部分最高可以工作在300 MHz, 时钟信号可直接或者间接通过可编程时钟乘法器 (420) 输入内核, 通过间接的方式降低外部时钟的频率, 而内核的时钟频率保持不变。本设计基于间接时钟输入的方式, 以30 MHz外部有源晶体振荡器提供稳定的时钟频率输入, 通过内部可编程时钟乘法器进行4倍频, 保证了工作频率为120 MHz。
锁相环输出部分采用的是ADF4360-7芯片, 其输出频率从350 MHz～1 800 MHz, 且内部集成VCO, 可由外部电感值的改变选择不同的工作频段。主要由低噪声数字鉴相器、可编程分频器R (14 bit) 、可编程A (5 bit) 、B (13 bit) 寄存器和一个双模分频器 (P/P+1分别为8/9, 16/17) 构成。其合成的分频比满足:N=BP+A, 其中, B≥A且N≥ (P2-P) 。
2.2 方案实施
本设计中AD9852采用串行数据输入模式, 在该模式下需要对芯片CS、IO RESET、SDO、SDIO、OSK、I/O UD CLK以及SCLK进行控制信号输入设置。AD9852工作电压为3.3 V, 通过将5 V稳压源的输入电压转为3.3 V控制电压, 以保证芯片的正常工作, 从而防止过高的控制信号输入烧坏DDS芯片。
按照串行控制方式将FPGA与DDS外围电路布置完整, 然后通过FPGA进行DDS芯片的初始化。初始化过程中的关键在于, 一是对地址与数据的寄存器进行设置, 写入各寄存器工作方式所需的控制码;二是初始化串行模式;三是通过串行模式, 将FPGA产生的控制码写入到DDS相应的控制寄存器中。
在写地址与数据的寄存器中, 主要需要写入的寄存器为frequency tuning word、Delta frequency register、update clock rate register 、Ramp rate clock register、control register这五个寄存器。其中频率控制字K可按照公式 (6) 进行计算。
FTW= (f02N) /fc (6)
设计中所需产生输出频率为10 MHz, 其中N=48, fc=180 MHz, 通过公式计算出K=15637498706140转换为十六进制为E38E38E38DC, 所以对AD9852的频率控制字寄存器的赋值可表示为data_o<=48′h0E38E38E38DC。
在DDS芯片写数据的过程中, 首先, 向dds_mareset输入正脉冲信号将DDS复位, 然后地址位和数据位分别写入DDS相对应的管脚。在dds_cs下降沿的触发下, dds_sdio写入可持续八个dds_sclk周期s_wr_inst, 该instruction byte决定了接下来的对传输数据读操作或者写操作。经过多次写脉冲操作之后, 控制寄存器与频率控制字均写入DDS芯片中, 在dds_ioreset的上升沿作用下输出所需频率。如图1、图2所示。
ADF4360-7采用3线串行接口, 其数字部分包括24位移位寄存器、14位R计数器以及由5位A计数器和13位B计数器构成的18位N计数器。数据在每个时钟上升沿的作用下移入24位移位寄存器中, 并在LE上升沿的触发下, 从移位寄存器传输至锁存器中。该锁存器状态由C2和C1两个控制位决定, 如表1所示。
本设计中, AD9852采用SINGLE TONE模式, 为ADF4360-7提供稳定的10 MHz频率作为其参考信号源。ADF4360-7采用的分频比R为10, VCO输出频率可通过公式 (7) 计算得出:
fVCO=fREFIN/R. (7)
其中, P为前置预置分频比, 本设计中取P值为8。
2.3 测试结果
根据上文中对各参考部分的设计, 通过使用示波器对各频率点分别进行测试。其中, 经R分频后得到1 MHz的鉴相频率, N计数器可用公式N=BP+A进行计算, 即设计寄存器A、B的参数, 就可改变N的取值。
在测试的过程中, 首先测试AD9852当前所产生的频率, 该频率作为锁相环的信号源, 提供的是稳定的10 MHz信号, 测试结果如图3所示。理论输出值为10 MHz, 实际的输出值为10.46 MHz, 考虑到测量误差等因素, 该输出频率符合设计的要求。
DDS的输出频率经锁相环倍频后, 从低频信号倍频至高频信号, 通过对750 MHz、800 MHz、850 MHz、960 MHz几个频率点分别进行测试。测试结果如图4、图5、图6、图7所示。测试结果均是以850 MHz做为中心频率, 每格为100 MHz作为标准, 其测试结果分别为752.83 MHz, 798.85 MHz, 851.84 MHz, 960.25 MHz, 均在允许的误差范围内。
3 结束语
本文提出以DDS产生的低频点信号做为锁相环的参考频率源, 从而通过倍频产生高频频率的输出的方案。在设计中, ADF4360-7芯片内部集成了VCO, 节约了设计成本, 且为超宽带雷达信号的产生奠定了基础。本设计方案基本得到了较好的测试结果, 整个系统工作稳定, 性能优良。
摘要：介绍了一种频率合成技术的设计与实现, 基于DDS与PLL的技术产生高频信号频率。该频率合成器由高性能DDS芯片AD9852与锁相环芯片ADF4360-7构成。该方案控制简单、编程灵活、可靠性高, 且产生的信号具有输出频率高、分辨率高、频谱纯等优点。
关键词：DDS,锁相环,FPGA
参考文献
[1]王家礼, 孙璐.频率合成技术[M].西安:西安电子科技大学出版社, 2009.
[2]费元春, 苏广红.宽带雷达信号产生技术[M].北京:国防工业出版社, 2001.
[3]沈伟, 文必洋, 马志刚, 等.基于ADF4360-7的宽带雷达信号源设计[J].现代雷达, 2006, 28 (8) :39-42.
[4]陈邦媛.射频通信电路[M].北京:科学出版社, 2006.
[5]AnalogDevices AD9852 Rev.E datasheet[Z].2004.
DDS频率合成 第3篇
频率合成器作为电子系统的心脏是现代电子系统中的重要组成部分。在雷达、导航、电子对抗、广播电视、仪器仪表、以及通信等许多领域得到广泛的应用。随着科学技术的发展以及需求的不断提高,对频率合成器也提出的越来越高的要求,尤其在其关键性指标如杂散抑制、相位噪声、频率分辨率、频率转换时间、体积及功耗要求越来越严格,从而也推动了频率合成器的发展[1]。
1 频率合成器的基本原理
频率合成技术大致可以分为三种:直接频率合成技术、锁相环频率合成技术、直接数字频率合成技术。
1.1 直接频率合成技术
直接频率合成是利用分频、混频、倍频等方法由参考源频率按照加、减、乘、除运算直接合成所需要频率的频率合成技术。其优点是相位噪声低、频率转换速度快。缺点则是输出的杂散多,体积大、功耗和成本也相当的高。随着科学技术的发展,这种技术的应用已经不是很常见。
1.2 锁相环频率合成技术
锁相环PLL(Phase Lock Loop)频率合成技术是由鉴频鉴相器、分频器、环路滤波器和压控振荡器组成[2],如图1所示。它的优点是输出频带宽、输出杂散小、易于集成等;缺点是输出的相位噪声相对较差、频率转换时间长、频率输出分辨率受限制等。随着小数分频频率合成技术、电荷泵等技术的应用,锁相环频率合成技术的应用也越来越广泛[1,3,4]。
1.3 直接数字频率合成技术
1971年3月J.Tierney和C.M.Tader等人提出了DDS(Direct Digita Frequency Synthesis)的概念,利用数字方式累加相位,再以相位之和作为地址来查询函数表,将得到的正弦波幅度的离散数字序列经过DAC(Digital Analog Converter)变换得到模拟正弦波输出的技术[5],结构图如图2所示。
DDS采用了全数字结构的方式,因此,具备了直接频率合成技术和锁相环频率合成技术所不具备的优点:
(1)频率转换快:频率控制字的传输时间以及低通滤波器的期间响应时间很短,高速DDS的频率切换时间可达到ns级。
(2)频率分辨率高:当频率控制字FCW=1,频率分辨率Δf=fc/2N,一般N都比较大使DDS的分辨率达到μHz级。
(3)频率变化时相位连续:频率控制字的改变实际是改变了相位的累计增长率,而相位本身是连续的。
(4)易于控制,方便功能扩展:改变ROM表中存储的数据就可以实现任意波形的输出,同时通过频率控制字FCW的改变可以实现调制等功能的扩展。
DDS的全数字结构带来了很多优点,但是也是由于这种结构以及器件的非理想性决定了DDS的杂散抑制较差,以及输出带宽相对较窄,由于奈奎斯特采样定律决定fc要大于2 fo,一般fo40%fc,限制了DDS的输出带宽。
2 DDS杂散分析
若要DDS输出的信号波形为理想波形必须具备3个条件[6]:
(1)没用相位舍位,即B=0(B为N位相位累加器低位的位数);
(2)ROM用无限长的码字表示正弦波的样点值,即D=∞(D指表示正弦波样点值的码字位数);
(3)DAC具有无限宽的输入数据总线,并且具有理想的DAC转换特性。
但在实际的DDS中,为了取得较高的频率分辨率,相位累加器的位数N取的较大,然而由于体积和成本的限制,ROM表的容量远远的小于2N。在寻址ROM时,累加器输出的低B位被舍去,只输出N-B位去寻址ROM,这样就引起了误差即为相位舍位误差εp(n)。理论上,一个正弦样点幅度值需用一个无限长的二进制代码才能精确的表示,但实际中考虑到ROM的容量,功耗等因素,ROM中只存储了无限长二进制码字的高位部分作为ROM的输出,引起了幅度量化误差εq(n)。同样由于DAC的非理想特性也会引起DAC的误差εDAC(n)。
实际参数DDS输出杂散来源模型如图3所示。
在上述三种噪声中,DDS的舍位噪声的影响尤为严重,对系统的影响也最大。分析DDS的舍位方式可以看出若舍位的后B位均为0,也就不存在舍位的影响了,输出频率形式上满足:
满足此条件的频点称为DDS的主频率。式中:fo为输出频率;fc为参考时钟,A为N-B,即ROM寻址的高位。DDS引入相位舍位后,效果相当于在理想参数DDS输出的信号中引入相位调制。
式中εp(n)为舍位噪声序列,εp(n)=nb mod 2B。因为0εp(n)2B,所以可得:
DDS的输出波形序列为:
由三角公式可得,理想的DDS输出序列为:
由相位舍位引起的波形误差序列为:
可以看出se(n)为DDS输出频谱中出现杂散的根源,通过公式推导可以得到DDS相位舍位杂散的频谱分量主要出现在为取x,y的最大公约数。
3 杂散抑制策略
DDS的输出频段受到其固有特性的限制,目前业界高速DDS的参考时钟fc最高工作频率在1 GHz,DDS的输出频率就往往限制在400 MHz以下,比较适合在VHF频段输出。当然可以采用与其他频率合成技术结合可以输出较高的频率[7]。本文主要讨论超短波电台(30~88 MHz),以ADI公司AD9858DDS为例[8],参考时钟采用819.2 MHz,频率输出步进值为25 k Hz。
3.1 工程试验
从上面的分析了解到若要消除DDS的舍位噪声,则必须满足fo=(m∙fc)/2A,式中m为整数。
按照表1输出控制字相应的使控制单元输出至DDS单元的频率控制字低位的全零位逐渐增加,测试200 k Hz的杂散,测试结果见表1。
通过试验可以确定AD9858的舍位位数B=20,其规律为fo=51.6+0.2n(单位为:MHz)。200 k Hz的步进在频率字上的增量后20位仍然全为0。满足fo=51.6+0.2n的所有频率点都符合fo=(m∙fc)/2A(m为整数),而不符合上述公式的频率点均有200 k Hz杂散输出。
3.2 解决思路
通过上面的讨论,若要抑制AD9858的200 k Hz杂散,就必须满足fo=(m∙fc)/2A,也就是说输出的本振频率必须为DDS的“主频率”。在不改变DDS系统时钟fc的情况下是无法使抑制所有点的200 k Hz的杂散干扰。围绕使舍位均为0这一点展开讨论。
(1)改变频率字FTW
从理论上分析,频率点是以25 k Hz为步进的频率点,那么将频率字相应的增大为原频率字的2M倍,即将频率字左移M位,移位后频率字的后B位均为0,这样就可以将有效的抑制因舍位造成的杂散输出,但是由公式可知,为保证fo保持不变,则要求fc相应要减小为原系统时钟的1/2M。
例如要求输出本振频率为51.35 MHz,采用原系统时钟fc=819.2 MHz,51.35 MHz无法满足fo=(m∙fc)/2A,该频率点必然存在200 k Hz的杂散干扰。由DDS的频率控制字公式:
可以算得:
频率字的后20位不为位0,必然也就引入了舍位噪声。将频率字扩大4倍也就是向左移动2位,即:
这样后频率字的后20位均为0,也就避免了200 k Hz杂散的干扰,此时若要仍然输出51.35 MHz的频率就必须将fc改变为原来的1/4,即fc′=204.8 MHz。
同样若输出频率为51.325 MHz,将频率字左移3位,fc=102.4 MHz。通过这样的更改理论上可以抑制由相位舍位造成的杂散。但是其已无法满足奈奎斯特采样定律的限制,另外分频有助于提供输出频率的相位噪声有20 log(fc/fo)的改善,这就要求DDS参考频率fc尽可能的高。可以看出通过频率字移位是不可行的。
(2)改变fc,使fc扩大为原来的2M倍
同样是为了使输出频率满足fo=(m∙fc)/2A,将fc扩大为原来的2M倍,使fc′=2M⋅fc,满足fo=(m⋅fc′)/2A。但是此时若保持fo不变,则频率字必须相应地向右移动M位,而主要目的是要将频率字的后端位于舍位区域的频率字均转化为0,上述方法得到的效果恰好相反,这样的办法是不可行的。
(3)根据不同的频率fo改变相应的fc,固定FTW,使FTW的频率字K的后B位全为0。
51.5 MHz无法满足fo=(m∙fc)/2A,通过频谱分析仪实际测量该点也存在较强的200 k Hz的杂散信号,改变fc=824 MHz,此时的FTW的后B位已经全部为零,同样也肯定满足了fo=(m∙fc)/2A。
采用保持频率字不变,只是根据不同的输出频率fo改变fc,只是需要保证频率控制字FTW的后B位均为0即可。总之采用变换的最终目的是使频率字的后B位均为0。因此若m为2的p次方即2p实际上由公式推导出:
此处的N要小于p,因此就相当于将fc进行2N-p分频,频率字固定为只有第(N-p-1)为1,其他均为0,这样由于N-p>B,因相位舍位造成的杂散噪声就不会出现。
这样就可以进行p值的确定:对公式fo=(m∙fc)/2A进行推导,求出fc=(fo⋅2A)/m=(fo⋅2A)/2p,p一定要大于3,只要采用适合fc,就可以避免因为舍位造成的杂散。测试如图4,图5所示。
3.3 DDS参考时钟fc实现
通过上面的讨论,若要规避因舍位造成的杂散,通过改变fc即可满足fo=(m∙fc)/2A,消除舍位杂散输出。工程上DDS均采用固定参考时钟fc。若改变fc,则需要通过其他方式的频率合成技术例如锁相环频率合成技术提供变化的fc。这样似乎降低了DDS频率捷变快的优点。实际上fc的变化只需要采用很少的点就可以满足fo=(m∙fc)/2A,不需要每个fo对应一个fc。并且fc的频率跳变相对带宽很窄,就在很大程度上大大降低锁相环频率合成锁定所需的时间。
4 结语
本文主要探讨了一种规避DDS因舍位造成的杂散输出的方法,具有很重要的工程意义,创新了频率合成技术在工程中的应用方式。在保证DDS频率合成技术相位噪声低、便于控制等优点的前提下,大幅度改善了DDS致命的杂散输出,同时对DDS频率合成技术在选取参考时钟fc时,具有指导意义。
摘要：介绍了频率合成技术中三个重要的方法,比较分析直接频率合成技术、锁相环频率合成技术(PLL技术)以及直接数字频率合成技术(DDS技术)的优缺点。着重探讨了DDS频率合成技术杂散噪声来源,比如:幅度量化噪声、相位舍位噪声以及DAC的非理想性引起的噪声等。以相位舍位噪声尤为突出,通过分析DDS产生的噪声来源,提出了一种合理规避DDS舍位噪声引起的杂散信号的方法,并且在实际工程中得以验证。
关键词：超短波,频率合成,DDS,杂散信号,舍位噪声
参考文献
[1]白居宪.低噪声频率合成[M].西安:西安交通大学出版社,1998.
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[8]Analog Devices.GSPS direct digital synthesizer DDS datasheet(AD9858)[M].Boston:Analog Devices Inc.,2009.
DDS频率合成 第4篇
搜救信标是全球海上遇险与安全系统 (GMDSS) 中必须配备的设备[1]。当船舶遇险时, 搜救信标能够发送船舶识别码、遇险船舶的位置信息以及其他有关遇险性质的信息。在遇险救助中, 搜救信标是一种有效的报警手段。加装了GPS接收机搜救信标的可以直接发送船只的当前位置信息给全球卫星搜救系统, 再由全球卫星搜救系统统一安排营救排险[2]。
频率源作为搜救信标机的基本信号来源, 其频率的精准度直接关系搜救工作的成败。而锁相环作为通常采用的频率合成技术, 锁相环的准确度和步进跟提供输入信号的本地晶振和鉴相频率相关, 主要缺点是切换速度不够, 频率分辨率低, 当其综合输出的频率分辨率越高时, 其频率切换速度就越慢。如果要提高切换速度, 就必须牺牲分辨率[3]。为了改善搜救信标信号源的频率精准度, 本文提出一种以直接数字频率合成为原理, 采用AD9852芯片实现的可编程数字频率源设计, 并给出其滤波器的拓扑结构及仿真结果。
1 设计原理
1.1 DDS频率合成原理
典型的DDS原理方框图如图1所示。它包括如下基本的部件:相位累加器;相位-幅度变换器, 即正弦查表ROM;D/A变换器;低通滤波器。
相位累加器是DDDDSS系统的核心, 它类似于一个简单的计数器, 它是由L位存储数字相位增量字的频率寄存器、后接L位全加器 (通常为多级级联4位全加器) 和相位寄存器组成, 后二者常常是合并在一起的。数字输入相位增量字进入频率寄存器后, 在每个参考时钟周期或者脉冲期间, 表示相位增量的数字就加到容量正比于输出信号相位的数字累加器中。为了充分发挥DDS的优越性, 一般累加器的位数都比较大, 频率字可控制DDS的输出频率, 可根据需要来设定[4]。
在同样的时间内, 累加器的值传递给正弦查找表ROM, 然后ROM输出给D/A变换器。D/A变换器产生一系列的表示以时间脉冲速率抽样的电压阶跃, 最后经低通滤波器平滑输出。当相位累加器由于重复相加而溢出时, 它的最高有效位 (MSB) 就从1变到0, 又开始一个新的输出周期。只要检测到MSB有输出, DDS就产生一个改变符号的方波, 改变的符号与抽样正弦波零交叉时的符号相一致。因为方波只在参考时钟周期时改变符号, 所以它的相位一般相对于被产生信号的理想相位要延迟一个变化量, 相位延迟正比于累加器溢出后剩余的数值。相位增量字表示在每个参考时钟周期加到前次值的相位角步长所产生的线性增加的数字值。对于L位相位累加器, 使用-2L溢出的性质, 那么, 在2L个参考时钟周期之后, 累加器中存储的余数就为零。
1.2 BPSK调制原理
BPSK调制是利用相位突变实现的, 图2的仿真图演示了BPSK的调制过程。
BPSK用载波的相位0和π表示数字信号的1和0。如图2所示, 设定载波的5个周期表示数字信号的一位, 开始载波相位为0即相位控制字P=0, 表示数字信号为高电平1;当载波相位突变为π即相位控制字P=2M-1后, 表示数字信号为低电平0;载波相位再次突变为0以后又表示数字信号的高电平1。重复此过程, 就将所有数字信号加到载波上, 即BPSK调制。
2 系统设计
2.1 系统框图设计
频率源的原理框图如图3所示, 通过天线接收北斗导航定位信号送入MCU, 在MCU中生成符合搜救协议的基带波形, 并由MCU控制AD9852生成6 MHz的载波。由于DDS芯片输出信号杂散较大, 因此需在输出端连接一个低通滤波器。
2.2 硬件电路设计
本文只介绍AD9852的外围电路设计以及滤波电路的设计。
2.2.1 AD9852外围电路
AD9852数字频率合成器是一种高集成设备, 它具有2个48位的可编程频率寄存器和2个14位可编程相位寄存器, 可方便地完成FSK, BPSK等多种调制。当接入精确时钟源时, AD9852能产生一种高稳定度的、频率-相位-幅度-可编程的余弦波。
根据芯片手册, 55引脚需连接一个0.01μF的贴片式电容, 并将另外一段连接在AVDD上;56引脚用来设置标准模式下的输出电流:正常工作状态下的输出电流为5~20 m A之间, 由RSET=39.9 IOUT可知, RSET可在2~8 kΩ左右。在本电路中, 选择连接一个阻值为4 kΩ的电阻, 另外一端接地。
在芯片的每个电源输入引脚并联一个0.1μF的去耦电容, 即可以去除电源输入对引脚带来的部分干扰, 同时也作为芯片的蓄能电容。
其外围电路如图4所示。
2.2.2 滤波电路设计
设计中的DDS输出频率为6 MHz, 主要谐波分量为12 MHz的谐波分量, 故滤波器的最低阻带频率要低于5 MHz。因此选择在相同阶数下有着最小通带和阻带波动的椭圆滤波器。滤波器的主要指标为:3 d B的截止频率、输入输出阻抗、最低阻带频率及此处的衰减和通带内纹波系数。故设计椭圆滤波器的截止频率为6.5 MHz, 输入输出阻抗为50Ω, 最低阻带频率为7.5 MHz, 此处的衰减为60 d B, 带内纹波系数小于0.25 d B。
具体设计步骤如下:
(1) 计算陡度系数和反射系数。
陡度系数由截止频率fs和最低阻带频率fc决定:As=fs /fc=1.15。反射系数根据通带内纹波系数计算可得ρ=25%。
(2) 根据陡度系数As、衰减系数60 d B和反射系数ρ, 参考椭圆滤波器阶数曲线得到所需滤波器可设计为7阶。
(3) 查找椭圆滤波器阶LC元件值表可得归一化的元件值。
对滤波器元件值进行去归一化, 归一化公式为:L′=LZ/ fFS, C′=C /Z fFS。其中L, C为表中读出的数据, Z为阻抗标度系数, fFS=2πfc为频率标度系数。去归一化后即可得滤波器的所有元件值, 如表1所示。
2.3 软件设计
本文只详细介绍AD9852对载波的调制以及频率合成的软件设计。AD9852提供串行和并行两种通信接口可供用户自行选择, 本文选择并行接口。软件流程图如图5所示。
向AD9852控制寄存器写工作模式控制字:因AD9852可实现FSK, BPSK, PSK, CHIRP, AM等功能操作, 所以在AD9852开始工作前, 需确定其完成哪种功能操作。这本次设计中, 需要9852芯片实现BPSK的相位调制, 故对控制寄存器 (1F) 写入100 (实现BPSK模式) 。
给载波写入频率控制字:频率控制字控制输出频率。根据参考时钟频率、频率寄存器位数以及输出频率, 计算出频率控制字。
给相位寄存器1, 2写入相位控制字:利用AD9852实现BPSK的载波调制, 实际是将两个相位值分别存入相位寄存器1和相位寄存器2, 当基带波形为1时, 载入相位寄存器1的值;当基带波形为0时, 载入相位寄存器2的值。
DDS中频率控制寄存器F控制输出信号的频率, 相位控制寄存器P用来控制输出信号的相位。如果DDS输出的正弦信号为A=A0sin (2πf+Φ) , 则F控制的是f, N控制的是Φ。设DDS输入信号频率为f1, 频率控制寄存器的位数为N, 相位控制寄存器的位数为M, 则, 使用DDS时根据需要计算出所需的F和P的值写入芯片即可。
其写频率控制字和相位控制字的代码段如下:
2.4 椭圆滤波器的仿真结果
将表1的元件值组成的椭圆滤波器进行仿真得到其频率响应曲线如图6所示, 可以看到在4 MHz的频点处衰减约为60 d B, 满足设计指标。
3 总结
本文提出了一种将AD9852应用于搜救信标的设计, 输出频率为6 MHz的调制波。并简述DDS频率合成以及BPSK调制的基本原理, 并给出相应的代码段。由于AD9852通过编程实现基带波形的调制和频率合成, 因此可完成FSK等多种调制模式, 而且通过编程可产生方波、三角波等多种波形。所以提出的设计具有很好的可移植性, 可应用于其他频率源, 在高稳定度的数字频率源中具有广阔的应用前景。
摘要：提出了一种以遇险搜救406 MHz信标机为应用背景, 针对其频率源部分, 设计输出频率为6 MHz的频率源。该设计通过单片机技术完成定位数据的接收以及曼彻斯特编码;利用DDS实现载波的BPSK调制与频率合成。研究的重点在于GPS芯片与单片机, 单片机与AD9852的硬件接口电路, 编码解码的工作流程以及椭圆滤波器设计的关键技术, 并提出了一种数字化搜救信标机的实现方法。
关键词：搜救信标,DDS,频率源设计,椭圆滤波器
参考文献
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DDS频率合成 第5篇
1 DDS基本工作原理
直接频率合成器DDS本质上是一种高分辨率的数字分频器。通过频率调节字来分频系统时钟,以输出所需的频率。DDS有两个显著特点:(1)DDS工作在数字域,其输出频率、相位和幅度可以在数字处理器的控制下,精确而快速地变换;(2)其频率分辨率主要取决于频率调节字的位数,可以达到极高的频率分辨率[1]。
典型的DDS原理框图如图1所示。它主要包括:相位累加器,相位-幅度变换器,数/模变换器和低通滤波器。
(1)相位累加器。
对于正弦波而言,虽然幅度不是线性的,但其相位却是线性变化的,这正是DDS能够合成正弦波的基础。DDS根据频率调节字的位数N,把0°～360°的相位变化平均分成2N等份。假设系统参考时钟为fs;输出频率为fout。在每个时钟周期转过一个角度360°/2N,则可以产生一个频率为fs/2N的正弦波的相位增量。因此,只需选择恰当的频率调节字M,使得fout/fs=M/2N,就可以得到所需的输出频率fout。
由式(1)可以得到DDS的最小频率分辨率为
(1)相位幅度转化器。
根据相位累加器的输出,可以得到合成fout频率所对应的相位信息,相位幅度转化器可以把累加器输出的数字相位信息变换成相应的幅度值。这个数值以二进制的形式被送入DAC进行数模转换。此相位到幅度的转换通过查表操作完成。
(2)D/A数模变换器。
从相位幅度转换器得到的二进制数字信号被送入数/模(D/A)转换器中,变换成模拟信号输出。此处D/A变换器的位数对输出频率的分辨率并没有影响。输出频率的分辨率由频率调节字的位数决定[2,3,4,6,7]。
2 系统设计
设计中采用低抖动、低杂散的直接数字频率合成器DDS作为短波射频通信系统的本振源。整个短波射频系统的原理框图如图2所示。
设计采用ADI公司的高端产品AD9912。它最高支持1 GHz的采样时钟,并且内置了一个14 bit的D/A变换器,支持48 bit的频率调节字,最高频率分辨率为4 μHz。AD9912的突出特点是拥有能编程的辅助直接数字频率合成器通道,可以降低输出频谱中谐波杂散的等级,改进了DDS固有的杂散和噪声大的缺点[5]。
本设计中采用MSP430F2012单片机作为AD9912频率输出的控制器。在启动DDS芯片前,首先要配置信号IO_UPDATE、PWRDOWN、HOLDOVER及S1～S4时钟使能信号,使AD9912正常工作。DDS上电启动后,单片机通过SDO、CSB、SCLK向AD9912写入频率调节字,输出HSTL电平的时钟信号。信号经选择和电平转换后,经过输出驱动器输出。
AD9912内部集成了采样时钟倍频器,即锁相环(PLL)。在使用PLL的情况下,采样时钟源中的任何噪声或杂散都会在PLL的环路带宽以20logx关系被放大,x是频率放大的倍数。由于输入时钟的杂散在输出的相位噪声会随着输出频率不同而改变,在采样时钟相同的情况下,输出两个不同频率时的相位噪声关系为[3,8]
从式(3)可以看出,在固定输出频率的前提下,尽量提高采样时钟速率可以提高输出频率的相位噪声性能。在设计中,为达到最佳的性能,放弃了内部PLL环路,而采用外部高性能PLL输出的1 GHz采样时钟。
2.1 外部环路滤波器设计
外部环路滤波可以将DAC输出的杂波和镜像频谱滤掉,可以平滑输出波形,对信号的输出质量有较好地改善作用。外部环路滤波器采用椭圆函数低通滤波器。电路设计时采用分立LC元件构成截止频率为400 MHz的低通滤器。电路原理及仿真结果如图3所示。
2.2 编程控制
对AD9912编程是为了实现频率的步进控制,处理由外部控制输入的频率值,由单片机生成频率调节字,经SPI方式送入DDS中,合成系统所需的频率。数据写入时SCLK、SDI、CSB信号由单片机产生,写入时序严格按照SPI协议进行。
3 仿真及测试结果
DDS输出波形的仿真采用Matlab中的Simulink工具。根据DDS的工作原理及AD9912的数据手册,可以建立AD9912在Simulink中的模型。AD9912的Simulink模型如图4所示。
设置频率调节字M=14073748835532后,得到DDS输出信号的频率为50 MHz,Simulink仿真功率谱密度如图5所示。
射频短波通信系统中对频率源的输出的频带宽度要求为46.5～75 MHz,步进频率为50 kHz。AD9912的输出分辨率为fDDS=fs/248,本设计中采样时钟1 GHz,最小分辨率可达3.55 μHz,完全可以达到设计指标。图6是安捷伦频谱分析仪实测的DDS输出信号频谱图。
4 结束语
针对射频短波通信系统中的频率源要求,分析了整个频率源的实现方法。搭建了单片机+DDS的实现方法,采用具有杂散抑制通道的新型DDS芯片AD9912,时钟输入采用外部低杂散高性能的PLL信号,增加外部环路滤波网络,有效提高了输出信号的质量。通过对输出信号的测试,验证了该方案在输出频带46.5～75 MHz内具有相位噪声小、频率值精准、频率分辨率高等特点,满足短波射频通信对频率的指标要求。
参考文献
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DDS频率合成 第6篇
生物质柴油的超声乳化实际上就是生物质柴油乳化液的配制,是将两种不相溶的液体混合,即以生物质油液珠的形式分散到另一与其不相混溶的柴油液体中,因此在配制乳化液的过程中需要产生巨大的相界面。为使体系的界面能大幅度地增加,从而需要一定的能量来完成此配制,而所需的能量须由外界通过一些特殊设备以机械能的形式提供。目前,配制乳化液的常用设备有:搅拌器、胶体磨、均化器和超声波乳化器。其中,搅拌器的优点是设备简单、操作方便,但配制出的乳化液液珠大、分散度低;胶体磨和均化器配制的乳化液液珠细小、分散度高,但稳定性不高;超声乳化以其“空化效应”实现“油掺水”乳化,“分散相”与“连续相”混合匀化,是替代螺旋桨、胶体磨等传统乳化工艺的现代声化学手段;超声波乳化与其它乳化技术比较,可使液滴分散细而分布窄、效率高、分散效果好,增加乳液的稳定性[1]。但是目前市场上的超声波乳化设备多采用的是单频固定波形的超声波发生器,此外现有的实验研究多采用探头式超声波发生装置进行烧杯试验,存在能量分布不均,试验规模过小等问题,对超声波的工业化应用指导意义较小[2,3]。因此,本研究针对生物质柴油乳化特性,设计了槽式变频可控波形超声波发生器,该设备可对超声激励频率、激励波形、功率操作参数进行调节,以此进行生物质柴油超声乳化最佳工艺参数的研究,为后续开发实用的生物质柴油乳化技术装置提供参考。
1 影响超声波空化的主要因素
超声波是一种波动形式,因此可以作为探测与负载信息的载体;超声波又是一种能量形式,可以加速化学反应或触发新的反应通道。在超声波的作用下,介质的压缩和稀疏使流体产生空穴作用,另外超声波的能量在传播过程中被流体吸收产生热作用等,以及超声波的许多次级效应,如机械震荡、乳化扩散、击碎等都有利于反应物的充分混合,促进反应进行。
在超声波空化效应的“高温”和“高压”及机械作用下,会促使空化气泡内的高温分解、化学键断裂、自由基的产生以及相关反应,从而产生化学效应,促进化学反应的进行。而超声波空化效应与液体的性质、声场及环境等多方面因素相关,描述这些因素的很多相关物理参数都会影响空化效果,如成核、空化泡的振动、生长及崩溃。目前,现有的研究认为影响超声波空化效果的主要因素有超声波频率、超声波功率和超声时间;但是基于超声激励波形对超声空化效果影响的研究却很少。依据超声激励电流波形的谐波频域及能量分布特点可见,超声激励电流波形势必影响超声空化效果。因此影响超声空化的主要因素为:
1)超声波频率。超声波频率与空化过程密切相关,可以改变空化泡的大小;但是随着超声波频率升高,超声波空化过程确变得难以发生[4,5]。
2)超声波波形。不同激励电流的波形具有不同的谐波种类,该谐波的频域及能量在此频域上的分布及衰减特征也不尽相同。因此,在超声空化过程中,不同的电流波形也会产生不同的空化效果[6]。
3)超声功率。一般来说,大于液体超声波空化阈值以上时,提高声强会使超声波作用下的化学反应产量增加。但声强有一定的界限,超过了这个界限,空化泡在超声波的膨胀相内可能增长过大,以致它在声波的压缩相内来不及发生崩溃,从而使超声波作用下的化学产率趋于饱和甚至会下降[7]。
4)超声波作用时间。在一定的的作用时间内,超声波作用下化学反应产率均与超声波作用时间大体上成正比增长。
2 技术基础
直接数字频率合成器(Direct Digital Synthesizer 即DDS)是一种根据输入数字量生成相对于参考频率的频率和相位可调的一种技术,具有高速、高精度、恒温输出及灵活变频和快速反应等优点。采用单片机控制DDS的方案加上阻抗匹配可以实现超声发生器高速跟踪、高分辨率、低能耗的苛刻要求。
2.1 DDS的工作原理
DDS的工作原理是以数控振荡器的方式,产生频率、相位可控制的正弦波(SineWave)。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器(LPF)[3]。DDS的原理框图如图1所示。
其中,K为频率控制字、P为相位控制字、W为波形控制字、fc为参考时钟频率,N为相位i累加器的字长,D为ROM数据为及D/A转换器的字长。相位累加器在时钟fc的控制下以步长K作累加,输出的N位二进制与相位控制字P、波形控制字W相加后作为波形ROM的地址,对波形ROM进行寻址;波形ROM输出D位幅度码S(n)经D/A转换器变成阶梯波S(t),再经过低通滤波器平滑后就可以得到合成的信号波形。合成的信号波形形状决定于波形ROM中存放的幅度码,因此用DDS可以产生任意波形。另外,输出频率f0=fcK/2n,当K=1时,DDS输出最低频率为fc/2n;而DDS的最大输出频率由Nyquist采样定理决定,即fc/2,因此,只要N足够大,DDS可以得到很细的频率间隔[4]。
2.2 AD9850芯片
本设计采用ADI公司出品的AD9850芯片,以单片机ST89C52为控制核心完成基础正弦波、三角波与方波脉冲信号发生器的设计。AD9850内含可编程DDS系统和高速比较器,能够实现全数字编程控制的频率合成。AD9850采用了先进的CMOS工艺,支持5 V和3.3 V两种供电电压,在3.3 V供电时功耗仅为155mW,扩展工业级温度为-40～+80℃;支持并行或串行输入控制接口形式,最大支持时钟频率为125MHz,此时输出的频率分辨率达0.0291Hz[5]。采用28脚SSOP表面封装形式,其结构如图2所示,引脚分配如图2所示。
3 可变频率可控波形超声波发生器设计
3.1 设计原理
超声波在液体里传播时会产生一个重要的现象,那就是空化作用。所谓空化,是指液体中气泡或空腔的产生、增长和随后破灭的过程。超声空化可形成局部热点,其温度在500K以上,压力达几百至几千个大气压,能为化学反应提供巨大的能量,加速反应的速度。超声空化所产生的太阳表面一样的温度以及大洋深处一般的压力,为乳化的进行提供不同于传统方法的环境[4]。目前,许多研究学者从超声乳化频率、功率、温度等方面对超声乳化效果进行比较分析研究,力求获取最佳乳化参数,然而不同激励波形的电流所引起的振荡振幅衰减程度不同,势必影响到超声空化的效果。本文在此基础上将激励波形作为一个参考的因素,并且设定参考波形为正弦波、三角波和方波脉冲,以上进行生物质柴油超声乳化最佳工艺参数的研究。
3.2 试验仪器的设计
目前市场上还没有成型的可变频率可控波形的超声处理设备,实验室研究主要是利用超声波细胞粉碎仪进行烧杯试验,存在单极探头能量分布不均、操作参数不可调节等问题[5,6,7,8]。因此,根据试验要求与生物质柴油乳化特点,考虑到影响超声空化的4个主要因素,设计了槽式可变频率可控波形超声波发生器,装置如图3所示。
1.待乳化液 2.超声波换能器 3. 液晶显示屏 4.频率控制系统 5.波形调控系统 6. 功率选择档位 7.槽体 8.操作平台 9.数显控制系统
3.3 槽式可变频率可控波形超声波发生器的特点
1)超声波发生器频率可变。
该超声波发生器变频范围在20～200kHz,并设有3个参数调节按键,步长STEP、频加键和频减键,可根据试验需要调节激励频率大小。
2)超声波发生器波形可控。
该超声波发生器为了满足各种测试和实验工艺的需要,信号发生器可以产生正弦波、三角波和方波脉冲波信号。
3)超声波发生器功率可调。
该超声波发生器的功率调节范围为40～200W。
4)槽式结构超声波均匀分布。
槽体四周均设有超声波换能器,避免探针式超声换能器能量分布不均的问题。
4 系统构建
本系统采用ST89C52单片机作为控制核心,通过串行写入控制字的方式控制AD9850芯片,加上键盘和1602液晶显示部分等外围电路,构成整个系统电路[10,11,12,13]。主程序可控制整个系统,包括控制系统的初始化、显示、运算、键盘扫描和频率控制。其主程序流程如图4所示。
5 结论
本文介绍了一种基于DDS的可变频率可控波形超声乳化发生器的设计。该设计整体电路已经实体化,并对研制出的超声乳化设备进行多次实验测试,经长时间稳定检测各个方面均能达到预期的效果,且频率连续可调、激励波形理想。通过在试验中改变超声波的激励频率、激励波形、功率、处理时间来研究影响乳化效果的最优操作参数,对探讨各操作参数的影响规律提供可靠依据,为后续开发实用的生物质柴油乳化技术装置提供参考依据。
